基本信息
源码名称：vivado FPGA math IP核及工程
源码大小：0.06M
文件格式：.rar
开发语言：C/C++
更新时间：2022-03-02
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   源码介绍

vivado FPGA math IP核及工程

zynq FPGA 有用的数学计算IP核

.
├── math_ip
│   ├── managed_ip_project
│   │   ├── edit_math_ip_v1_0_v1_0.data
│   │   │   ├── constrs_1
│   │   │   │   └── fileset.xml
│   │   │   ├── runs
│   │   │   │   ├── impl_1.psg
│   │   │   │   ├── runs.xml
│   │   │   │   ├── synth_1
│   │   │   │   │   ├── constrs_in.xml
│   │   │   │   │   ├── sources.xml
│   │   │   │   │   └── synth_1.psg
│   │   │   │   └── synth_1.psg
│   │   │   ├── sim_1
│   │   │   │   └── fileset.xml
│   │   │   ├── sources_1
│   │   │   │   └── fileset.xml
│   │   │   └── wt
│   │   │       ├── java_command_handlers.wdf
│   │   │       ├── project.wpc
│   │   │       ├── synthesis.wdf
│   │   │       └── webtalk_pa.xml
│   │   ├── edit_math_ip_v1_0_v1_0.runs
│   │   │   └── synth_1
│   │   │       ├── ISEWrap.js
│   │   │       ├── ISEWrap.sh
│   │   │       ├── htr.txt
│   │   │       ├── math_ip_v1_0_v1_0.dcp
│   │   │       ├── math_ip_v1_0_v1_0.rds
│   │   │       ├── math_ip_v1_0_v1_0.tcl
│   │   │       ├── math_ip_v1_0_v1_0_utilization_synth.pb
│   │   │       ├── math_ip_v1_0_v1_0_utilization_synth.rpt
│   │   │       ├── project.wdf
│   │   │       ├── rundef.js
│   │   │       ├── runme.bat
│   │   │       ├── runme.log
│   │   │       ├── runme.sh
│   │   │       ├── vivado.jou
│   │   │       └── vivado.pb
│   │   ├── edit_math_ip_v1_0_v1_0.srcs
│   │   │   └── sources_1
│   │   │       └── imports
│   │   │           └── source
│   │   │               └── lab6_user_logic.vhd
│   │   ├── edit_math_ip_v1_0_v1_0.xpr
│   │   ├── managed_ip_project.data
│   │   │   ├── constrs_1
│   │   │   │   └── fileset.xml
│   │   │   ├── sim_1
│   │   │   │   └── fileset.xml
│   │   │   ├── sources_1
│   │   │   │   └── fileset.xml
│   │   │   └── wt
│   │   │       ├── java_command_handlers.wdf
│   │   │       ├── project.wpc
│   │   │       └── webtalk_pa.xml
│   │   └── managed_ip_project.xpr
│   └── math_ip_v1_0_1.0
│       ├── bd
│       │   └── bd.tcl
│       ├── component.xml
│       ├── drivers
│       │   └── math_ip_v1_0_v1_00_a
│       │       ├── data
│       │       │   ├── math_ip_v1_0_v2_1_0.mdd
│       │       │   └── math_ip_v1_0_v2_1_0.tcl
│       │       └── src
│       │           ├── Makefile
│       │           ├── math_ip_v1_0.c
│       │           ├── math_ip_v1_0.h
│       │           └── math_ip_v1_0_selftest.c
│       ├── hdl
│       │   ├── math_ip_v1_0_v1_0.v
│       │   └── math_ip_v1_0_v1_0_S_AXI.v
│       └── xgui
│           └── math_ip_v1_0_v1_0.tcl
└── vivado FPGA math IP核及工程.rar

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